JEDEC تعلن عن معيار SPHBM4 لتسهيل التغليف المتقدم لرقاقات الذكاء الاصطناعي، وتعزز صناعة الركائز

2026-07-03 14:05:33

وفقاً لـ BlockBeats، في 3 يوليو، أفادت شركة أبحاث أشباه الموصلات SemiAnalysis أن JEDEC أعلنت عن معيار SPHBM4 (JESD330-4)، الذي يستخدم نفس كومة HBM4 DRAM ولكن مع رقائق مخزن مؤقت مختلفة. يهدف المعيار إلى تمكين تجميع HBM في التغليف القياسي مع تقليل الاعتماد على التغليف المتقدم المكلف والمقيد بالإمداد.

على عكس HBM التقليدي الذي يتطلب التقارب مع وحدات معالجة الرسومات (GPUs)، يستخدم SPHBM4 قنوات تسلسلية عالية السرعة، مما يسمح بوضع الذاكرة على بعد يصل إلى 20 ميليمتر. وهذا يوسع مساحة التغليف ويزيد من مادة الركيزة لكل شريحة. يتطلب نقل الإشارة بسرعة 32 جيجابت في الثانية عبر الركائز العضوية تعقيداً كهربائياً أعلى، مما يدفع إلى اعتماد ركائز ABF عالية الكثافة من 20 إلى 28 طبقة والركائز الزجاجية في المستقبل.

عرض المصدر

إخلاء المسؤولية: قد تكون المعلومات الواردة في هذه الصفحة مستمدة من مصادر خارجية وهي للمرجعية فقط. لا تمثل هذه المعلومات آراء أو وجهات نظر Gate ولا تشكل أي نصيحة مالية أو استثمارية أو قانونية. ينطوي تداول الأصول الافتراضية على مخاطر عالية. يرجى عدم الاعتماد حصرياً على المعلومات الواردة في هذه الصفحة عند اتخاذ القرارات. لمزيد من التفاصيل، يرجى الرجوع على إخلاء المسؤولية.

أخبار ذات صلة

منذ 3 س

UBS يرفع توقعات أسعار DRAM، ويتوقع أن يستمر نقص العرض حتى 2028

منذ 4 س

صناديق المؤشرات المتداولة لأشباه الموصلات والذاكرة تتراجع منذ ذروة يونيو، بيتكوين يرتد من أدنى مستوى في عامين

منذ 7 س

تسعى سامسونج لزيادة بنسبة 20% في أسعار DRAM في الربع الثالث مع تشديد العرض

منذ 10 س

سامسونج وإس كيه هاينيكس تطالبان بتخفيضات سعرية بنسبة 3–4% من موردي ركائز الذاكرة في النصف الثاني من عام 2026

منذ 12 س

جوجل تستبدل تغليف TSMC CoWoS بتغليف Intel EMIB-T للجيل التالي من TPU، مما يدعم حجم قالب أكبر بـ 8-10 أضعاف بحلول عام 2026.

تحليل متعمق