IBMは6月25日、0.7ナノメートルノードのナノスタックチップを発表した。このチップは、約1000億個のトランジスタを備え、三次元垂直アーキテクチャを採用している。
IBMが2021年に発表した2nmチップと比較すると、新しい設計はトランジスタ密度が約2倍、性能が最大50%向上、エネルギー効率が最大70%改善され、SRAMスケーリングが40%向上している。
ニューヨーク州アルバニーのIBM研究所で開発され、VLSI 2026で発表された3D積層トランジスタアプローチは、AIアクセラレータのオンチップメモリ帯域幅の制限に対処する。
IBMは、約5年後、2031年頃の生産採用への道筋を見ている。
同社は、ナノスタックアーキテクチャが半導体スケーリングを少なくとも10年間継続できると見込んでおり、従来の二次元微細化が物理的制約に直面する中で、ムーアの法則を延長する。
このチップは、機能的なCMOS動作が実証された研究プロトタイプのままである。
