Згідно з JEDEC, міжнародною організацією стандартів напівпровідників, нещодавно був представлений SPHBM4 (JESD330-4), новий стандарт високошвидкісної пам’яті, розроблений для зниження вартості пакування чіпів штучного інтелекту. Стандарт зменшує кількість інтерфейсних контактів на 75% до 512-бітної ширини порівняно з традиційним HBM4, який має 2 048 контактів, одночасно збільшуючи швидкість сигналу на контакт з 11 Гбіт/с до 44 Гбіт/с. При 46 ГТ/с теоретична пікова пропускна здатність досягає 2,944 Тбіт/с за підтримки від 4 до 16 стеків DRAM і максимальної ємності 64 ГБ на пакет.

На відміну від HBM4, який вимагає дорогих силіконових інтерпосерів і передових технологій пакування, таких як CoWoS від TSMC, SPHBM4 монтується безпосередньо на недорогі стандартні органічні підкладки, що усуває залежність від сучасних процесів пакування і значно знижує цінові бар’єри.

Переглянути джерело

Застереження: інформація на цій сторінці може походити зі сторонніх джерел і надається виключно для ознайомлення. Вона не відображає позицію чи думку Gate і не є фінансовою, інвестиційною чи юридичною консультацією. Торгівля віртуальними активами пов’язана з високим ризиком. Будь ласка, не покладайтеся лише на інформацію з цієї сторінки під час прийняття рішень. Детальніше дивіться у Застереженні.

Пов’язані новини

7год тому

Cognition випустила модель програмування SWE-1.7, яка досягає 1000 токенів за секунду

18год тому

Seed від ByteDance запускає Seedream 5.0 Pro 8 липня, покращуючи генерацію зображень та мультимодальні можливості

07-08 04:37

Intel патентує архітектуру пам'яті XBM для зниження витрат на пакування HBM

07-08 01:49

Samsung починає масове виробництво PM1763 Enterprise SSD для Nvidia Vera Rubin 8 липня

07-07 23:34

Samsung починає масове виробництво SSD PM1763 для платформи Nvidia Vera Rubin

Поглиблений аналіз