IBMは、VLSI 2026で発表した、0.7nmノードで約1000億個のトランジスタを搭載したサブ1ナノメートルのチップアーキテクチャ「nanostack」を発表した。この3次元設計は、IBMの2021年2nmチップと比較して最大70%のエネルギー効率向上と約2倍のトランジスタ密度を実現し、SRAMスケーリングの40%改善によりAIアクセラレータのワークロードを対象としている。IBM Researchは、nanostackアーキテクチャが少なくとも10年にわたる半導体スケーリングの継続をサポートし、従来の2次元縮小が量子トンネリングや放熱などの物理的制約に直面する中、業界の増大する圧力に対応すると予測している。
IBM、3次元Nanostackトランジスタアーキテクチャを発表
今回の発表は、ニューヨーク州アルバニーにあるIBMの半導体研究施設で開発された3次元トランジスタアーキテクチャ「nanostack」に焦点を当てている。この設計は、超薄型の誘電体材料で分離された2つの結合層にトランジスタを垂直に積み重ねて配置する。このアプローチは、IBMが先駆け、業界全体が採用したナノシート技術とは根本的に異なる。ナノシートが2次元で特徴を圧縮するのに対し、nanostackは3次元で密度を追加する。
「私たちは単により小さなトランジスタを作っているのではなく、劇的に高い性能とエネルギー効率を実現するためにチップの作り方を再発明している」と、IBM Researchのディレクター兼IBMフェローのJay Gambetta氏は述べている。
Nanostackチップ、約2倍の密度と70%のエネルギー効率向上を実現
IBMがVLSI 2026で発表した技術結果は、IBMの2021年2nmチップと比較して以下の内容を報告している：
- トランジスタ密度：約2倍
- 性能：最大50%向上
- エネルギー効率：最大70%向上
- SRAMスケーリング：40%改善
SRAMの利点は特にAIワークロードにおいて重要である。オンチップメモリ帯域幅はAIアクセラレータの制限要因であり、SRAMスケーリングの向上により、チップ設計者は面積や消費電力を増やすことなく、プロセッサの近くにより多くのメモリを配置できるようになる。
IBM、0.7nmノード呼称は密度世代を反映していると説明
現代のプロセスノード番号は、もはや文字通りの物理的寸法に対応していない。IBMのnanostack設計におけるトランジスタチャネル層の厚さは約5ナノメートル、つまり約15個のシリコン原子である。0.7nmという呼称は、チップ上のすべてのフィーチャの直接測定ではなく、密度と性能の世代を反映している。IBMはこれを直接認めており、nanostack方式は、すべての寸法を原子限界に近づけて縮小するのではなく、垂直方向に進むことで、サブ1nmスケーリングに期待される実効的な利得を実現すると述べている。
IBM、Nanostackは10年にわたる継続的なスケーリングをサポートすると予測
半導体業界は、従来の2次元縮小が量子トンネリング、放熱、製造コストなどの物理的制約に直面し、圧力が高まっている。純粋なリソグラフィ改善によるゲインのペースは鈍化している。IBMのアプローチは、3D逐次集積による密度追加でこれに対処する。同社は、nanostackアーキテクチャがこの時点から少なくとも10年にわたる継続的なスケーリングをサポートできると予測している。
TechinsightsのDan Hutcheson氏は、この開発により「ロードマップにさらに10年、15年が追加される」と述べた。Intel、Samsung、TSMCなどの主要競合他社は、相補型FET設計を含む関連する3次元トランジスタ戦略を追求している。IBMの発表は、サブ1nmのしきい値における実証済みの経路の実証作業を示している。
IBM、業界パートナーと共にアルバニー施設で研究を実施
IBMは、Lam Research、Tokyo Electron、SCREEN Semiconductor Solutionsなどのパートナーとともにこの作業を実施している。アルバニー施設には、ASMLの高開口数極端紫外線リソグラフィツールも設置される予定で、これはロジックスケーリングの次のフェーズに必要なシステムである。IBMは別途、量子ウェハを商業規模で製造するための独立した量子ファウンドリ「Anderon」を設立する計画を発表した。
IBM、5年以内の量産化への道筋を見込む
nanostackチップは研究プロトタイプのままであるが、IBMは期待通りのスイッチング性能で機能的なCMOSインバータ動作を実証したと確認している。IBMは早ければ5年以内に量産採用への道筋を見ている。今回の発表は製品発売が間近であることを示すものではなく、業界の次世代ハードウェアに実行可能な構造的基盤があることを示すものである。
FAQ
IBMはVLSI 2026で何を発表しましたか？
IBMはVLSI 2026で、0.7nmノードで約1000億個のトランジスタを搭載し、2つの結合層にトランジスタを垂直に積み重ねる3次元設計のサブ1ナノメートルチップアーキテクチャ「nanostack」を発表しました。
IBMのnanostackチップは、2021年の2nmチップとどのように比較されますか？
IBMのnanostackチップは、2021年の2nmチップと比較して、約2倍のトランジスタ密度、最大50%の性能向上、最大70%のエネルギー効率向上、そしてSRAMスケーリングの40%改善を実現します。
IBMはnanostackチップがいつ量産に達すると予測していますか？
IBMは早ければ5年以内に量産採用への道筋を見ており、nanostackアーキテクチャは少なくとも10年にわたる半導体スケーリングの継続をサポートすると予測されています。
